IT之家12月14日消息，據(jù)InterestingEngineering報道，美國工程師團(tuán)隊研發(fā)出一款采用獨特架構(gòu)的多層計算機(jī)芯片，該芯片有望推動人工智能硬件領(lǐng)域進(jìn)入全新發(fā)展階段。

研究團(tuán)隊介紹，經(jīng)過硬件測試與仿真驗證，這款新型三維（3D）芯片的性能比傳統(tǒng)二維（2D）芯片高出近一個數(shù)量級。

IT之家了解到，與當(dāng)前主流的平面化2D芯片不同，該新型原型芯片的關(guān)鍵超薄組件采用垂直堆疊設(shè)計，類似摩天大樓的樓層布局，內(nèi)部的垂直布線則如同高速電梯，可實現(xiàn)快速、大規(guī)模的數(shù)據(jù)傳輸。該芯片憑借創(chuàng)紀(jì)錄的垂直互連密度，以及存儲單元與計算單元的緊密交織，有效突破了長期制約平面芯片性能提升的瓶頸。

斯坦福大學(xué)電氣工程系William E. Ayer講席教授、計算機(jī)科學(xué)教授Subhasish Mitra是該芯片研究論文的主要負(fù)責(zé)人，他表示：“這為芯片制造與創(chuàng)新開啟了新時代。只有此類技術(shù)突破，才能滿足未來人工智能系統(tǒng)對硬件性能千倍提升的需求?！?/p>

盡管學(xué)術(shù)界此前已研制出實驗性3D芯片，但此次是首次在商業(yè)晶圓代工廠成功制造出具備明確性能優(yōu)勢的3D芯片。

研究團(tuán)隊指出，傳統(tǒng)2D芯片的所有組件都布置在單一平面，內(nèi)存分布稀疏且容量有限，數(shù)據(jù)只能通過少數(shù)冗長且擁擠的路徑傳輸。由于計算單元的運行速度遠(yuǎn)快于數(shù)據(jù)移動速度，同時芯片無法在附近集成足夠內(nèi)存，系統(tǒng)常常需要等待數(shù)據(jù)傳輸，這一現(xiàn)象被工程師稱為“內(nèi)存墻”，即處理速度超過芯片數(shù)據(jù)傳輸能力的臨界點。

卡內(nèi)基梅隆大學(xué)電氣與計算機(jī)工程助理教授、該論文資深作者Tathagata Srimani表示：“通過將內(nèi)存與計算單元垂直集成，我們可以更快地傳輸更多數(shù)據(jù)，就像高層建筑中的多部電梯能同時運送大量住戶上下樓層一樣?！盨rimani最初是在Mitra指導(dǎo)下從事博士后研究時啟動了這項工作。

這款3D芯片由斯坦福大學(xué)、卡內(nèi)基梅隆大學(xué)、賓夕法尼亞大學(xué)和麻省理工學(xué)院的工程師團(tuán)隊，與SkyWater Technology公司合作開發(fā)。

初步硬件測試顯示，該原型芯片的性能已比同類2D芯片高出約4倍。對更高堆疊層數(shù)的未來版本進(jìn)行的仿真表明，性能提升將更為顯著：在真實AI工作負(fù)載（包括源自Meta開源LLaMA模型的任務(wù)）下，增加更多層級的設(shè)計可實現(xiàn)最高達(dá)12倍的性能提升。

研究團(tuán)隊還稱，該設(shè)計為實現(xiàn)能效-延遲乘積（Energy-Delay Product, EDP）提升100至1000倍提供了切實可行的路徑。EDP是衡量芯片速度與能效平衡的關(guān)鍵指標(biāo)。通過大幅縮短數(shù)據(jù)傳輸距離并增加大量垂直通路，該芯片能夠同時實現(xiàn)更高的吞吐量和更低的單位操作能耗，這種性能與能效的組合是傳統(tǒng)平面架構(gòu)難以實現(xiàn)的。

賓夕法尼亞大學(xué)電氣與系統(tǒng)工程助理教授、該研究共同作者Robert M. Radway表示：“‘內(nèi)存墻’與‘微縮墻’（miniaturization wall）是芯片發(fā)展的兩大障礙。我們通過將內(nèi)存與邏輯單元垂直集成，以極高密度向上構(gòu)建，正面應(yīng)對這一挑戰(zhàn)。這就好比計算領(lǐng)域的曼哈頓——在更小的空間內(nèi)容納更多功能單元?！?/p>

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