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PCIe 作為高速串行計(jì)算機(jī)擴(kuò)展總線的標(biāo)準(zhǔn)，如今早已普及到每一臺(tái)。 PC 其中，無論是普通用戶還是專業(yè)人士，無論是大企業(yè)還是小企業(yè)，都在享受這個(gè)標(biāo)準(zhǔn)帶來的好處。

然而，這個(gè)歷史悠久的標(biāo)準(zhǔn)并不是一成不變的。在過去的20年里，它經(jīng)歷了六次迭代，每個(gè)通道的傳輸速度都是從 2.5 GT/s 升到 128 GT/s，完成了巨大的變化。第七代也有條不紊地進(jìn)行著，一切看上去都充滿了活力。

但是事實(shí)上，多年來，PCI-SIG（負(fù)責(zé)控制 PCI-Express 副總裁理查德，規(guī)范R&D組織) · 所羅門 ( Richard Solomon ) 一直聽到抱怨——這個(gè)組織把最新的規(guī)范推向行業(yè)需要多長(zhǎng)時(shí)間？從最近開始 PCI-SIG 在開發(fā)者大會(huì)上，似乎每個(gè)人的耐心都在逐漸喪失。

外媒 Next Platform 更是直言，PCI-SIG 要加快時(shí)間表，并努力使時(shí)間表更快。 PCI-Express 路線圖與芯片制造商和服務(wù)器供應(yīng)商的路線圖保持同步。對(duì)同時(shí)擁有以太網(wǎng)，InfiniBand 和 Nvidia 專有的 GPU 內(nèi)置 NVLink 對(duì)于行業(yè)而言，這是一種廣泛使用的互聯(lián)網(wǎng)，預(yù)計(jì)隨著基于此， CXL 增加了分層和共享主內(nèi)存的應(yīng)用， PCI-Express 需求將會(huì)增加。

不過 Next Platform 還承認(rèn)，一個(gè)擁有這么多成員組織(現(xiàn)在大概有 970 一個(gè)成員，而且還在增長(zhǎng))和每個(gè)標(biāo)準(zhǔn)的高度審議過程可能不能以速度為目的。有無數(shù)的委員會(huì)和工作組進(jìn)行標(biāo)準(zhǔn)化，這可能會(huì)導(dǎo)致各種變化和預(yù)期。 FYI 和 FYI 測(cè)試和合規(guī)研討會(huì)。

本周在加利福尼亞州圣克拉拉舉行的所羅門 2024 年 PCI-SIG 在會(huì)議上，開發(fā)者還告訴記者和分析師，所有這些都需要時(shí)間。

不過，一場(chǎng)比賽圍繞著 PCIE 7.0 爭(zhēng)奪戰(zhàn)，已經(jīng)拉響了。

PCIe 7.0，即將到來

PCIe 7.0 它是下一代計(jì)算機(jī)互連技術(shù)，旨在將每個(gè)引腳的數(shù)據(jù)傳輸速度提高到 128 GT/s，是 PCIe 6.0 的 64 GT/s 的兩倍，是 PCIe 5.0 的 32 GT/s 的四倍。這將允許 16 通道 ( x16 ) 同時(shí)支持連接的各個(gè)方向。 256 GB/ 秒帶寬(不包括編碼費(fèi)用)。這種速度將非常方便未來的數(shù)據(jù)中心和需要更快的數(shù)據(jù)傳輸速率(包括網(wǎng)絡(luò)數(shù)據(jù)傳輸速率)的人工智能和高性能計(jì)算應(yīng)用。

為實(shí)現(xiàn)令人印象深刻的數(shù)據(jù)傳輸速度， PCIe 5.0 和 6.0 相比，PCIe 7.0 使物理層的總線頻率翻倍。此外，該標(biāo)準(zhǔn)保留了四級(jí)信令。 ( PAM4 ) 調(diào)配脈沖幅度，1b/1b FLIT 模式編碼和已經(jīng)使用的方法 PCIe 6.0 的前向糾錯(cuò) ( FEC ) 技術(shù)。除此之外，PCI-SIG 表示 PCIe 7.0 該標(biāo)準(zhǔn)還側(cè)重于提高通道參數(shù)和覆蓋范圍以及提高功率效率。

回放 PCIe 7.0 其發(fā)展歷程，其初期工作從 2022 年開始。在當(dāng)年的 PCI-SIG 在開發(fā)者大會(huì)上， PCI-SIG 宣布 PCI Express ( PCIe ) 7.0 規(guī)范，到了 2023 年會(huì)議上，PCI-SIG 第一個(gè)規(guī)范的議案版本已經(jīng)完成。 0.3，然后分發(fā)給組織成員，這也標(biāo)志著組織成員， PCIe 7.0 正式啟動(dòng)標(biāo)準(zhǔn)開發(fā)。

今年 4 月，PCI-SIG 發(fā)布給成員 PCI-Express 7.0 規(guī)范的 0.5 版本，這是本規(guī)范的第二版議案， PCI-SIG 成員最后呼吁提交該標(biāo)準(zhǔn)的新功能，PCI-SIG 利用最新更新重申新規(guī)范的研發(fā)仍在正常進(jìn)行中 2025 年度最終版本。

查看當(dāng)前版本規(guī)格，PCI-SIG 把最高數(shù)據(jù)速率提高到每秒 128 千兆傳送 ( GT/s ) ，提高能效，保持與前幾代規(guī)范的向后兼容性。它也保留了從 PCI-Express 6.0 開始 Flit Mode 編碼和 PAM4 信號(hào)。

""我們的主要工作是保持工作。 PAM4 保持我們的信號(hào) PCI-Express 6.0 研發(fā)的 Flit 所有這些方法，并且真正致力于速度翻倍，” Solomon 說?！鞍褌鬏斔俾侍岣叩矫棵?128 核心是千兆。首先要保持向后兼容。這是 PCI-Express 重要組成部分。多年來，我們成功地推出了一切。 PCI-Express 規(guī)格。雖然我有點(diǎn)笑，但我們一直在努力提高能效，因?yàn)槟銜?huì)看到每一秒。 128 千兆的傳輸速率和我們?cè)瓉淼拿棵搿?2.5 與千兆傳輸速率相比。是的，它比 2003 每年消耗更多的電力。"

他說，功能平衡也很重要，并補(bǔ)充道： PCI-Express 不一定是你能買到的最快的技術(shù)。絕對(duì)不是最便宜的技術(shù)。但是我們?cè)噲D實(shí)現(xiàn)這種最好的性價(jià)比平衡——努力提供真正高的帶寬，并真正合理地實(shí)施它。所以，你 PHY 硅技術(shù)的選擇是你所選擇的。 PCB 技術(shù)。"

PCI-Express 7.0 同時(shí)也遵循以前的規(guī)范，根據(jù)組織的產(chǎn)品需求，為其提供一系列選項(xiàng)，如下表所示：

這些選項(xiàng)是 PCI-Express 的關(guān)鍵點(diǎn)。

Solomon 表示，圖表上方的通道數(shù)量與硅片面積有關(guān)，并指出 16 一條通道將比兩條通道占用更多的硅片空間。但是，你可以用更便宜的生產(chǎn)工藝來實(shí)現(xiàn)。 16 條形通道；兩條通道占用面積較小，但要實(shí)現(xiàn) 128 GT/s 也許需要更昂貴的硅片。他說：“這只是給生態(tài)系統(tǒng)提供選擇的機(jī)會(huì)。"你也可以選擇帶寬，然后看看什么對(duì)你的特定產(chǎn)品很重要，然后選擇你想要的矩形。"

PCIe 7.0 下一步是最終確定的主要步驟。 0.7 版本規(guī)范，這個(gè)版本叫做完整的提案，所有方面都必須得到充分的定義，電氣規(guī)范必須通過測(cè)試芯片進(jìn)行驗(yàn)證。本次規(guī)范迭代發(fā)布后，不能添加新功能。PCIe 6.0 最后經(jīng)歷過 0.3、0.5、0.7 和 0.9 4 最終決定了一個(gè)主要的議案， PCIe 7.0 在同一條軌道上行走的可能性。

值得注意的是，去年夏天，PCI-SIG 宣布將探索 PCIe 纖維連接的可能性。因此，PCI-SIG 在光學(xué)工作組中 2023 年 8 每月成立的目的是為連接器和收發(fā)器設(shè)計(jì)合適的尺寸，光學(xué)連接技術(shù)可以通過光波傳輸數(shù)據(jù)來擴(kuò)大。 PCI Express 應(yīng)用范圍，如云計(jì)算、高性能計(jì)算、量子計(jì)算等。這有望實(shí)現(xiàn)更高的吞吐量、更低的延遲和更低的能源供應(yīng)，而不是通過銅線傳輸。

而在今年 6 月最新的 PCI-SIG 在開發(fā)者大會(huì)上，該組織表示 PCIe 6.0 標(biāo)準(zhǔn)化的邏輯層和電氣層將接受新的光學(xué)。 PCIe 規(guī)范化，PCIe 6.0 已考慮使用光纖連接，這將改善當(dāng)前的效果。 PCIe 電氣系統(tǒng)，而非替代它，這種變化很可能正在發(fā)生 PCIe 7.0 中持續(xù)。

雖然控制器 IP 開發(fā)初始硬件已在進(jìn)行中，但是當(dāng)時(shí)， 2025 年 PCIe 7.0 標(biāo)準(zhǔn)最終確定后，第一個(gè)實(shí)際量產(chǎn)應(yīng)用 PCIe 7.0 在正式與您見面之前，硬件還需要幾年時(shí)間。

新戰(zhàn)爭(zhēng)已經(jīng)點(diǎn)燃

盡管 PCIe 7.0 正式版需要到明年才能推出，但是有些廠商已經(jīng)準(zhǔn)備好了自己的解決方案和解決方案。 IP，目的是在即將到來的新規(guī)范普及浪潮中領(lǐng)先一步，贏得更多的市場(chǎng)份額，并在近期舉行。 PCI-SIG DevCon 2024 事實(shí)上，各廠商都拿出了自己的最新技術(shù)，新的戰(zhàn)爭(zhēng)已經(jīng)被點(diǎn)燃。

Alphawave Semi

在 PCI-SIG DevCon 2024 上，Alphawave Semi 作為一家高速連接和計(jì)算硅片的供應(yīng)商，它展示了下一代的快速實(shí)施 PCIe 7.0 規(guī)范的 IP 子系統(tǒng)解決方案， PCIe 6.0 建立新規(guī)范的技術(shù)生態(tài)系統(tǒng)先進(jìn)技術(shù)。

Alphawave Semi 支持主要表現(xiàn)出來 DSP 的 PAM4 SerDes 技術(shù)，這項(xiàng)技術(shù)是為了加速新興 PCIe 7.0 解決方案上市日期奠定了基礎(chǔ)，它展示了完全集成控制器和頂級(jí)控制器 PAM4 SerDes PHY IP 如何為 AI 以及高性能計(jì)算 ( HPC ) 數(shù)據(jù)中心應(yīng)用程序可以互相操作 PCIe 6.0 技術(shù)連接。

Alphawave Semi 表示，Silicon-Ready PipeCORE PCIe IP 在推進(jìn) PCIe 7.0 就標(biāo)準(zhǔn)而言，可以與之匹配 Tektronix DPO70000 配合高性能示波器， 128 GT/s ( PAM4 ) 速度導(dǎo)航發(fā)射機(jī)的性能，該解決方案以高度相關(guān)模型和實(shí)驗(yàn)室測(cè)量為后盾，確保完整性 128 Gbps 解決方案很快進(jìn)入市場(chǎng)。

此外，Alphawave Sem 也展示了完整性 PCIe 6.0 子系統(tǒng)解決方案，具有每個(gè)通道的突破 64 Gbps 極限電光鏈接，這一集成包括 Alphawave Semi 高級(jí)控制器 IP 和頂尖 PAM4 SerDes PHY，以及 InnoLight 的 LPO OSFP 光學(xué)器件。它表明，這項(xiàng)技術(shù)可以為現(xiàn)代數(shù)據(jù)中心的性能、能效和延遲設(shè)定新的標(biāo)準(zhǔn)，從而促進(jìn) PCIe 6.0 發(fā)展生態(tài)系統(tǒng)。

新思科技

在 PCI-SIG DevCon 事實(shí)上，新思科技展示了世界上第一個(gè)基于光學(xué)的 PCIe 7.0 IP，在實(shí)際場(chǎng)景中展示了該技術(shù)的功能。這些包括使用 OpenLight 光子 IC 以 128 Gb/s 運(yùn)行的 Synopsys PCI Express 7.0 PHY IP 電 - 光 - 電 ( EOE ) TX 到 RX，及使用 Synopsys PCIe 7.0 控制器 IP 從根復(fù)合體到節(jié)點(diǎn)連接的成功實(shí)現(xiàn) FLIT 傳送。

新思科技的 PCIe 7.0 IP 解決方案是高性能計(jì)算。 ( HPC ) SoC 產(chǎn)品組合設(shè)計(jì)更加廣泛，包括適用于產(chǎn)品組合。 1.6T/800G 以太網(wǎng)、CXL 和 HBM 解決方案。據(jù)悉，新思想 PCIe 7.0 IP 解決方案的主要亮點(diǎn)包括：

完整的解決方案：新思科技為行業(yè)提供唯一完整的解決方案 PCIe 7.0 IP 解決方案，包括控制器，IDE 安全模塊、PHY 和驗(yàn)證 IP。這個(gè)解決方案在那里 x16 配置可以達(dá)到高達(dá) 512 GB/s 雙向數(shù)據(jù)傳輸。

節(jié)約能源和低延遲：預(yù)先檢查。 PCIe 7.0 控制器和 PHY IP 與之前的版本相比，可以提供低延遲的數(shù)據(jù)傳輸，提高能效 在保持信號(hào)完整性的同時(shí)，50%。

安全性：Synopsys IDE 適用于安全模塊 PCIe 已經(jīng)通過控制器的7.0 IP 提前驗(yàn)證，可以為惡意攻擊提供數(shù)據(jù)機(jī)密性、完整性和重放保護(hù)，確保數(shù)據(jù)傳輸環(huán)境的安全。

經(jīng)驗(yàn)與可靠：20多年的經(jīng)驗(yàn) PCIe IP 經(jīng)驗(yàn)和超過 3,000 一個(gè)經(jīng)典的設(shè)計(jì)案例，Synopsys 為客戶提供了一種成功的低風(fēng)險(xiǎn)硅片，為客戶提供了強(qiáng)大可靠的方法。 IP 解決方案。

新思科技表示，該解決方案處理芯片制造商的大型語言模型和計(jì)算密集型 AI 企業(yè)負(fù)荷帶來的帶寬和延遲挑戰(zhàn)尤為重要， PCIe 7.0 IP 解決方案支持安全數(shù)據(jù)傳輸，減少 AI 在生態(tài)系統(tǒng)中實(shí)現(xiàn)無縫互操作的工作負(fù)載數(shù)據(jù)瓶頸。

新思科技 IP 高級(jí)營(yíng)銷和戰(zhàn)略副總裁 John Koeter 表示：“作為領(lǐng)先界面的界面 IP 新思科技不斷為設(shè)計(jì)者提供最先進(jìn)的節(jié)點(diǎn)最新接口，幫助他們滿足計(jì)算密集型設(shè)計(jì)的需要。新思科技的 PCI Express 7.0 IP 為客戶提供一個(gè)完整的、基于標(biāo)準(zhǔn)的解決方案，使他們能盡快開始下一代。 HPC 和 AI 設(shè)計(jì)，加快硅片的成功之路。"

Rambus

Rambus 也在 PCI-SIG DevCon 上面正式宣布推出自己的產(chǎn)品 PCIe 7.0 IP 包括一套全面的產(chǎn)品組合 IP 解決方案：PCIe 7.0 控制器旨在為下一代提供下一代 AI 和 HPC 高帶寬、低延遲和強(qiáng)大性能的應(yīng)用；PCIe 7.0 重計(jì)時(shí)器，適用于高度提升、低延遲信號(hào)再生數(shù)據(jù)路徑；PCIe 7.0 多端口交換機(jī)具有物理感知能力，可提供多種結(jié)構(gòu)；XpressAGENT TM 幫助顧客快速推出第一個(gè)芯片。

據(jù)了解，Rambus PCIe 7.0 控制器 IP 其主要特征包括：支持 PCIe 7.0 規(guī)范，包含 128 GT/s 數(shù)據(jù)速度；實(shí)施低延遲前糾正錯(cuò)誤 ( FEC ) 實(shí)現(xiàn)鏈接穩(wěn)定性；支持固定大小 FLIT，可以達(dá)到高帶寬效率；向后兼容 PCIe 6.0、5.0、4.0 等；借助 IDE 實(shí)現(xiàn)發(fā)動(dòng)機(jī)最先進(jìn)的安全支持； AMBA AXI 互連。

Rambus 高級(jí)副總裁兼硅 IP 總經(jīng)理 Neeraj Paliwal “隨著新數(shù)據(jù)中心架構(gòu)的出現(xiàn)，數(shù)據(jù)中心芯片制造商的局面正在蓬勃發(fā)展，因此需要高性能接口。 IP 解決方案可以培養(yǎng)強(qiáng)大而快速發(fā)展的生態(tài)系統(tǒng)。Rambus PCIe 7.0 IP 通過提供前所未有的帶寬、低延遲和安全功能，產(chǎn)品組合解決了這一挑戰(zhàn)。協(xié)調(diào)這些部件，提供無縫、高性能的解決方案，滿足要求 AI 和 HPC 嚴(yán)格的應(yīng)用要求。"

Cadence

Cadence 同樣是最新的 PCI-SIG DevCon 上面展示了自己的完整性 PCIe 7.0 解決方案，特別是它 128GT/s SerDes IP 接收器和發(fā)射器的功能，顯示出優(yōu)異的電氣性能和裕度。Cadence 表示，自己的 PCIe 7.0 分系統(tǒng)檢測(cè)芯片板可以通過外部環(huán)回方式成功發(fā)送和接收配備的非重定時(shí)光電鏈接 128GT/s 信號(hào)，并且有多個(gè)數(shù)量級(jí)的余量。

Cadence 這次展覽仍然有很多演示，包括用來演示的， PCIe 7.0 的 Cadence IP 接受非定時(shí)光學(xué) 128GT/s 采用示波器儀測(cè)量信號(hào)的強(qiáng)大性能 Cadence IP for PCIe 7.0 能力，詳細(xì)說明其穩(wěn)定的電氣性能和余量，使用檢測(cè)設(shè)備進(jìn)行鑒定 PHY 接收器的質(zhì)量 PCIe 6.0 接口 Cadence IP 穩(wěn)定，并符合要求 PCI-SIG 標(biāo)準(zhǔn)的 PCIe 6.0 Cadence IP 對(duì)功耗和性能進(jìn)行分系統(tǒng)優(yōu)化。

Cadence 表示，自己是第一個(gè)家庭。 PCIe 3.0、4.0、5.0 和 6.0 提供完整的子系統(tǒng)解決方案，并擁有行業(yè)領(lǐng)先 PPA 的 IP 公司很自豪能通過最新的供應(yīng)商。 PCIe 7.0 IP 子系統(tǒng)解決方案繼續(xù)這一趨勢(shì)，為功耗、性能、面積和上市日期樹立了新的標(biāo)桿。

從 1.0 到 6.0 的回顧

PCI 技術(shù)于 1992 年度首次亮相，支持 133 MB/s 高峰吞吐量和 33 MHz 時(shí)鐘速度，并迅速成為連接計(jì)算機(jī)軟件組件的標(biāo)準(zhǔn)總線，之后在 1998 年，PCI-X（PCI 擴(kuò)展)為行業(yè)提供了更高的帶寬要求，

2004 2008年，成立了一批英特爾工程師 Arapaho 工作小組，開始制定新的標(biāo)準(zhǔn)，后續(xù)，其他公司也加入了這個(gè)小組。在正式確定 PCI Express（PCIe）以前，新規(guī)范想過多個(gè)名字。某種意義 PCIe 是 PCI 繼承人，因?yàn)樗麄冇蓄愃频墓δ?，但?PCIe 實(shí)際上是一種完全不同的東西。 PCI 的設(shè)計(jì)。它更像是板網(wǎng)絡(luò)，而非板網(wǎng)絡(luò) PCI 這個(gè)時(shí)代有許多老式的并行接口，最終，這個(gè)行業(yè)在今年取得了成功。 PCIe 1.0 標(biāo)準(zhǔn)。

最初的標(biāo)準(zhǔn) PCIe 1.0a 每個(gè)通道的數(shù)據(jù)傳輸速率為 250MB/s，總傳輸速度為 2.5GT/s(每秒千兆傳輸)，和其它串行總線一樣，性能一般以每秒傳輸頻率來衡量，以防止花銷比特被視為 " 數(shù)據(jù) "。PCIe 1.0a 選用 8b/10b 編碼方案，所以只有 80% 傳送位置是真實(shí)的 " 數(shù)據(jù) "。費(fèi)用比獨(dú)特的兩個(gè)主要功能。第一，他們確保串行接口總是有足夠的時(shí)鐘轉(zhuǎn)換來恢復(fù)時(shí)鐘。第二，他們保證沒有凈直流電流。

以后 PCIe 標(biāo)準(zhǔn)開啟定期升級(jí)，其傳輸速度不斷提高。因?yàn)?PCIe 它主要用于基于英特爾處理器的個(gè)人計(jì)算機(jī)和服務(wù)器，所以在實(shí)踐中，一旦英特爾發(fā)布使用， PCIe 新規(guī)范的處理器就會(huì)起作用。這一標(biāo)準(zhǔn)演化的總體思路是選擇當(dāng)時(shí)主流工藝節(jié)點(diǎn)可以制造的傳輸速度。不過，因?yàn)?PCIe 無處不在，所以不管底層結(jié)構(gòu)如何，大多數(shù)需要高性能外設(shè)總線的設(shè)計(jì)都會(huì)使用。 PCIe，比如 Arm 在服務(wù)器基礎(chǔ)系統(tǒng)架構(gòu)規(guī)范中規(guī)定 PCIe 要求。

2007 年推出的 PCIe 2.0 將傳輸速度提高一倍，但是編碼方案保持一致，其帶寬翻倍，并且適應(yīng)。 PCIe 1.0 此外，標(biāo)準(zhǔn)還改進(jìn)了數(shù)據(jù)鏈路層的處理，在提高數(shù)據(jù)完整性和數(shù)據(jù)傳輸穩(wěn)定性的同時(shí)，支持更加有效的電池管理。

2010 年推出的 PCIe 3.0 改用效率更高的 128b/130b 編碼方案，并增加了已知二進(jìn)制多項(xiàng)式的擾碼功能，從而完成了時(shí)鐘恢復(fù)和無直流偏置。 0 和 1 良好的平衡。它還大大提高了傳輸速度，16 通道 PCIe 3.0 接口的最高傳輸速度可以達(dá)到 15.7 GB/ 秒。如今，PCIe 3.0 在上市設(shè)備上進(jìn)行布署是最常見的。 PCIe 版本。例如谷歌第三代 TPU 就使用了 PCIe 目前廣泛使用的3.0， USB4 標(biāo)準(zhǔn)也基于 PCIe 3.0。

PCIe 4.0 標(biāo)準(zhǔn)于 2017 年度首次推出，提供 64 GBps 吞吐量，帶寬繼續(xù)翻倍，保持和保持。 PCIe 3.0 在加強(qiáng)通道管理和錯(cuò)誤檢測(cè)機(jī)制的同時(shí)，兼容性也增加了對(duì)高帶寬需求的支持，例如用于高性能存儲(chǔ)和網(wǎng)絡(luò)應(yīng)用。不過它直到 2019 年才用于 SSD。2019 年 7 月亮第一次推出 AMD Ryzen 3000 系列 CPU 首批開箱即用支持 PCIe 4.0 x16 的臺(tái)式機(jī) CPU。為了得到全面的支持，客戶需要運(yùn)行 X570 新主板芯片組。

PCIe 5.0 標(biāo)準(zhǔn)于 2019 年 5 月亮發(fā)布，它帶來了 128 GBps 在提高信號(hào)完整性和誤碼率的同時(shí)，吞吐量（BER）控制，也支持人工智能和高性能計(jì)算等更高性能的設(shè)備。（HPC）。這個(gè)規(guī)范向后兼容前幾代。 PCIe，英特爾是第一個(gè) CPU 上采用 PCIe 5.0 它推出的公司 Alder Lake 支持平臺(tái) PCIe 5.0 標(biāo)準(zhǔn)。

定義 PCIe 標(biāo)準(zhǔn)的 PCI-SIG 曾預(yù)估 PCIe 4.0 和 PCIe 5.0 會(huì)在一段時(shí)間內(nèi)共存，PCIe 5.0 適用于需要最大吞吐量的高性能需求，例如 AI 網(wǎng)絡(luò)應(yīng)用的工作負(fù)荷和 GPU。因此，PCIe 5.0 它主要用于數(shù)據(jù)中心、網(wǎng)絡(luò)和高性能計(jì)算。 ( HPC ) 公司環(huán)境，而強(qiáng)度較低的應(yīng)用程序(例如臺(tái)式計(jì)算機(jī)的應(yīng)用程序)可以使用 PCIe 4.0。

2022 今年發(fā)布的是現(xiàn)階段的最新版本。 PCIe 6.0 標(biāo)準(zhǔn)帶寬再次翻倍，明顯提升到每個(gè)通道。 8 GB/s，它在互連方面也發(fā)生了巨大的變化：

PAM-4 電信調(diào)配方案：不再使用傳統(tǒng)的不歸零（NRZ）信號(hào)，而是使用具有四種電壓電平的脈沖幅度信號(hào)，可以帶來三眼圖。預(yù)編碼和前向糾錯(cuò)（FEC）模擬偏差和數(shù)字偏差可以分別減少。該方案可以提供低延遲。 64GT/s 的帶寬。

流量控制模塊（FLIT）數(shù)據(jù)包傳輸：這種新型的數(shù)據(jù)包傳輸架構(gòu)（FEC 要求選擇這種結(jié)構(gòu))不僅支持增加的帶寬，而且使系統(tǒng)能夠處理增加的帶寬。

L0p 低功耗狀態(tài)：當(dāng)系統(tǒng)中的帶寬需求減少時(shí)，新的 L0p 低功耗狀態(tài)允許某些通道進(jìn)入睡眠模式，這樣可以提高功耗，同時(shí)也保證鏈接始終打開。

數(shù)據(jù)完整性和安全保護(hù):該規(guī)范使用數(shù)據(jù)對(duì)象在較低的帶寬水平上進(jìn)行交換。（DOE）作為 PCIe 使用加密數(shù)據(jù)和密鑰，安全構(gòu)建塊。零件測(cè)量認(rèn)證（CMA）提供固件加密簽名。完整性和數(shù)據(jù)加密（IDE）為系統(tǒng)提供數(shù)據(jù)包等級(jí)的安全保護(hù)，避免物攻。通過將 IDE 與控制器藕合，可在 64GT/s 在高帶寬速度下提供高效的安全保護(hù)。

盡管我們不遺余力地推廣新技術(shù)，但是我想問一個(gè)問題，我們需要多長(zhǎng)時(shí)間才能看到？ PCIe 6.0 商品正式問世？

點(diǎn)這里? ? 更加關(guān)注，鎖定更多原創(chuàng)內(nèi)容

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