以下文章來自 Cadence 楷登，作者 Cadence

AI 時代的數(shù)據(jù)洪流與算力瓶頸

從日常語音助手、自動駕駛，到工業(yè)全自動工廠、AI 輔助設計，人工智能正給世界帶來變革。在 AI 應用里，文字、語音、視頻等都要轉(zhuǎn)化為基本數(shù)據(jù)單元（token），供 AI 處理器識別運算。

現(xiàn)代 AI 系統(tǒng)常面臨海量 token 輸入，需在一秒內(nèi)處理十億甚至百億級 token。這種高并發(fā)、高帶寬需求對計算機架構(gòu)和芯片設計提出挑戰(zhàn)。傳統(tǒng)二維芯片，尤其是采用馮·諾伊曼結(jié)構(gòu)的計算機，處理器與內(nèi)存間的總線數(shù)據(jù)傳輸速率和帶寬有限，無法承載 AI 時代的數(shù)據(jù)洪流。數(shù)據(jù)顯示，當前 AI 芯片算力利用率通常低于 30%，主要原因是處理器與內(nèi)存間的數(shù)據(jù)傳輸速率和帶寬跟不上運算速度。這種“內(nèi)存墻”現(xiàn)象已成為限制 AI 系統(tǒng)性能的瓶頸。

3D - IC ——突破維度的技術革命

為解決“內(nèi)存墻”問題，主流 AI 芯片多采用 2.5D 設計制造。2.5D 是將存儲和運算芯片放在同一平面，借助中介層傳輸芯片實現(xiàn)大量連接，初步解決了存儲和運算間的數(shù)據(jù)通路擁塞問題。

此外，將大芯片切分為小的存儲和運算芯片，可大幅提升良品率。但要滿足更嚴苛的高并發(fā)、高帶寬需求，需升級到 3D 設計，將存儲芯片堆疊在運算芯片之上。

在 3D - IC 工藝中，金屬微凸塊或復合鍵可直接連接上下堆疊的芯片。若信號需穿過芯片，可通過硅通孔穿過硅襯底、器件層和金屬層。3D - IC 結(jié)構(gòu)下的芯片間垂直互連縮短了數(shù)據(jù)傳輸距離，提高了傳輸速率，降低了功耗。由于芯片整個接觸面都可設置連接接口，芯片間并行連接數(shù)量大幅增加，帶寬顯著提高。這種將內(nèi)存和運算結(jié)合的近存運算，是打破“內(nèi)存墻”的重要手段。

先進的芯片設計者會根據(jù)運算需求，平衡性能和成本，采用 2.5D 和 3D 連接技術，即 3.5D 芯片。3.5D 設計能更好地支持異構(gòu)運算和處理海量數(shù)據(jù)。

Cadence Integrity 3D - IC ——全流程設計平臺

3D - IC 設計不同于傳統(tǒng)封裝和芯片設計，需要創(chuàng)新方法學和工具支持。傳統(tǒng)先進封裝流程先由封裝確定芯粒接口，再拆分設計目標給芯片團隊，無法實現(xiàn)系統(tǒng)級優(yōu)化。3D - IC 設計需將傳統(tǒng) 2D 芯片的性能、功耗、面積、成本指標驅(qū)動的設計拓展到 3D 系統(tǒng)。

Cadence 致力于提供軟硬件和 IP 產(chǎn)品，推動電子設計落地。為此，Cadence 率先推出能在單一平臺實現(xiàn) 3D - IC 全流程的 EDA 軟件——Integrity 3D - IC，為業(yè)界提供了完整的 3D - IC 解決方案。該方案支持所有 3D - IC 設計類型和工藝節(jié)點，讓 3D - IC 設計各部門通過 Cadence 的數(shù)字設計平臺 Innovus、模擬及定制化設計平臺 Virtuoso和封裝與板級設計平臺 Allegro實現(xiàn)全系統(tǒng)跨平臺無縫協(xié)作。為達到更好的 3D 系統(tǒng)設計效果，Integrity 3D - IC 將設計流程分為：

早期架構(gòu)探索 – 分析不同 3D 堆疊架構(gòu)，快速迭代方案，優(yōu)化 bump 和 TSV 的規(guī)劃與擺放。

中期設計實現(xiàn) – 進行 3D 系統(tǒng)的 partition 與 floorplanning、3D placement、CTS、routing 及優(yōu)化，完成跨芯片的靜態(tài)時序分析與收斂。

后期多物理場簽核 – 包括對 3D - IC 簽核至關重要的系統(tǒng)級熱分析、電源分配網(wǎng)絡分析、3D 系統(tǒng)的信號完整性與電源完整性、3D 靜態(tài)時序分析等多物理場簽核，以及系統(tǒng)級的 LVS 和 DRC。

這樣能使 3D - IC 芯片的堆疊、互聯(lián)及各芯粒根據(jù)全系統(tǒng) PPAC 的最優(yōu)或次優(yōu)解規(guī)劃實現(xiàn)，讓芯片公司設計出更具競爭力的 3D - IC 產(chǎn)品。

未來展望：3.5D 異構(gòu)集成時代

在半導體產(chǎn)業(yè)發(fā)展的關鍵節(jié)點，Cadence 積極探索行業(yè)前沿。面向未來，Cadence 愿與合作伙伴共同推動下一代 3.5D 技術創(chuàng)新。這不僅是技術參數(shù)的升級，更是對芯片設計方法學的重塑，為行業(yè)發(fā)展注入新動力。

釋放你的想象，與 Cadence 攜手，將創(chuàng)意變?yōu)楝F(xiàn)實！

有獎互動

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* 活動對象：全體“Cadence 楷登”公眾號關注者

* 活動時間：本篇文章發(fā)布之日起至 2025 年 7 月 31 日 12:00 止

* 活動須知：請前往 Cadence 楷登訂閱號參與相關活動。參與活動即代表同意活動規(guī)則，同意我們獲取和使用您的微信昵稱等信息，并同意事后就活動獲獎等事宜與您聯(lián)系。

兌獎規(guī)則

● 獲獎者名單將于 2025 年 8 月中旬在微信公眾號“Cadence 楷登”發(fā)文公布。

● 獲獎者需保持微信暢通，工作人員將在獲獎名單公布后十（10）個工作日內(nèi)（“兌獎時間”）通過微信聯(lián)系確認郵寄地址。若在兌獎時間內(nèi)嘗試三（3）次無法聯(lián)系到您，將視為您主動放棄獲獎資格。

● 符合規(guī)則的獲獎者按規(guī)則獲得獎品，活動參與者只能獲獎一次。

● 獲獎者兌獎需向“Cadence 楷登”微信公眾號發(fā)送 “帶 Cadence 賬號留言的評論截圖 + 視頻號點贊截圖”。

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