電子發(fā)燒友網(wǎng)報道（文 / 吳子鵬）從私有架構(gòu)走向開放架構(gòu)的浪潮，正深刻影響著全球半導(dǎo)體產(chǎn)業(yè)。RISC-V作為一種開放的指令集架構(gòu)（ISA），憑借開放性和模塊化設(shè)計，為開發(fā)者帶來前所未有的自由度與靈活性，正從早期采用者階段邁向主流市場。

據(jù)咨詢公司SHD Group研究數(shù)據(jù)，2024年全球RISC-V芯片出貨量超18億顆，2030年將突破160億顆，年復(fù)合增長率超40%。如今，幾乎所有半導(dǎo)體廠商都有在研的RISC-V芯片項目，超大規(guī)模企業(yè)、汽車OEM及一級供應(yīng)商等也積極參與。不過，RISC-V的定制化優(yōu)勢也給驗證領(lǐng)域帶來新課題：如何在滿足多樣化設(shè)計需求時，確保芯片質(zhì)量達業(yè)界標桿水平。為此，新思科技（Synopsys）經(jīng)七年多RISC-V驗證實踐，總結(jié)出完整驗證方法論，助力行業(yè)應(yīng)對挑戰(zhàn)。

RISC-V的價值與挑戰(zhàn)

RISC-V的模塊化ISA讓開發(fā)者可按需添加或去除功能，打造適配特定應(yīng)用場景的處理器。這使物聯(lián)網(wǎng)微控制器（MCU）、AI專用加速器、高性能應(yīng)用處理器（CPU）等，能在ISA與微架構(gòu)層面深度定制，構(gòu)建“領(lǐng)域?qū)偬幚砥鳌?，形成業(yè)務(wù)差異化優(yōu)勢。

這種創(chuàng)新模式技術(shù)靈活性高，重塑了產(chǎn)業(yè)鏈成本結(jié)構(gòu)與創(chuàng)新節(jié)奏。以芯片創(chuàng)新為例，過去十多年，SoC差異化圍繞主頻、制程、外圍接口等，如今RISC-V的模塊化ISA將差異化創(chuàng)新從封裝層面拉回內(nèi)核層面，讓內(nèi)核成技術(shù)壁壘。

從商業(yè)角度看，RISC-V的模塊化ISA使CPU設(shè)計回歸“菜單點菜”模式，即“搭樂高式”芯片設(shè)計。而傳統(tǒng)架構(gòu)（x86/ARM）是“套餐”模式，手機SoC或車載MCU都要為可能用不到的浮點運算、SIMD等特性付費。

然而，隨著RISC-V普及，驗證挑戰(zhàn)日益突出。RISC-V芯片驗證面臨設(shè)計復(fù)雜性、資源限制及驗證效率等難題，具體如下：

難題一：設(shè)計源頭與場景的多樣性

RISC-V芯片設(shè)計源頭可能是自研、開源RTL或供應(yīng)商授權(quán)IP，部分場景還需添加自定義指令。若面向外部軟件開發(fā)，還需驗證邊角案例，以揭示系統(tǒng)極限狀況下的性能和穩(wěn)定性。

難題二：用戶與開發(fā)者的質(zhì)量預(yù)期偏差

終端用戶期望RISC-V芯片質(zhì)量對標基于ARM架構(gòu)的芯片，后者需101?次驗證周期確保穩(wěn)定性。但多數(shù)RISC-V芯片開發(fā)者面臨專業(yè)能力、驗證方法論與資源的三重缺口，難以彌合質(zhì)量鴻溝。

難題三：團隊經(jīng)驗的適配難題

多數(shù)驗證工程師擅長SoC級驗證，缺乏處理器全面驗證經(jīng)驗。處理器驗證對參考模型質(zhì)量和功能完整性要求更高，設(shè)計團隊需深度參與驗證流程，高效協(xié)同成為項目落地關(guān)鍵挑戰(zhàn)。

RISC-V全面驗證價值凸顯

可見，RISC-V生態(tài)中，處理器IP開發(fā)者與終端用戶存在“驗證認知偏差”。其開放性、模塊化和可定制化加劇了狀態(tài)空間復(fù)雜性，帶來驗證挑戰(zhàn)。解決這些問題需完善的驗證計劃，整合動態(tài)與形式化驗證技術(shù)，覆蓋所有指令組合和狀態(tài)轉(zhuǎn)換，確保芯片在復(fù)雜場景下的可靠性。

全面驗證方法從技術(shù)、應(yīng)用、生態(tài)三大維度賦能RISC-V發(fā)展。一是應(yīng)對架構(gòu)復(fù)雜性，彌補開源生態(tài)質(zhì)量缺口，通過標準化流程和硅驗證工具鏈，確保設(shè)計規(guī)范和硬件可靠性，提升驗證效率、縮短開發(fā)周期。二是保障安全與功能正確性，借助功能覆蓋率和形式化驗證工具，保障功能安全與信息安全。三是在生態(tài)層面，提升各行業(yè)使用RISC-V芯片的信心，促進產(chǎn)業(yè)繁榮。

新思科技提供一站式RISC-V驗證解決方案

作為多領(lǐng)域核心技術(shù)驅(qū)動者，新思科技在RISC-V驗證領(lǐng)域領(lǐng)先，構(gòu)建了覆蓋形式化與動態(tài)驗證的完整方案。

形式化驗證：為RISC-V設(shè)計提供全面分析和調(diào)試技術(shù)

形式化驗證用數(shù)學(xué)邏輯證明設(shè)計是否符合規(guī)范，無需依賴測試用例。新思科技的VC Formal是主流工具，集成多種設(shè)計與驗證解決方案。針對RISC-V處理器單元設(shè)計特性，其核心能力包括：屬性驗證（FPV）檢查設(shè)計功能屬性；時序等效性檢查（SEQ）對比設(shè)計時序邏輯行為；數(shù)據(jù)路徑驗證（DPV）驗證數(shù)據(jù)運算與傳輸路徑功能；寄存器驗證（FRV）驗證配置寄存器行為；安全驗證（FSV）確保安全數(shù)據(jù)流向和完整性。新思科技提供完整RISC-V斷言IP庫，用戶可直接調(diào)用，縮短驗證啟動時間。

動態(tài)驗證：讓RISC-V龐大的狀態(tài)空間不再棘手

RISC-V開放標準使設(shè)計人員可自由設(shè)計擴展處理器，但導(dǎo)致狀態(tài)空間膨脹。動態(tài)驗證模擬實際運行場景，確保處理器功能正確。新思科技提供ImperasDV協(xié)同仿真環(huán)境、STING測試生成工具等，還可借助AI助手VSO.ai加速驗證。ImperasDV是核心平臺，采用“RTL與參考模型并行仿真 + 實時狀態(tài)對比”，覆蓋狀態(tài)空間，提供鎖步比較設(shè)計驗證方法，與其他工具無縫集成，提升效率。ImperasFC提供自動化功能覆蓋，解決傳統(tǒng)動態(tài)驗證問題。STING是隨機自檢測試生成器，支持多核架構(gòu)，可配置系統(tǒng)參數(shù)，加速驗證，提供多樣化測試開發(fā)機制，支持“左移”驗證流程，減少重復(fù)開發(fā)工作量。

綜上，新思科技的RISC-V驗證方案通過“動態(tài) + 形式化”技術(shù)整合，為開發(fā)者提供可落地、高可靠的驗證路徑，解決核心痛點，支撐生態(tài)多元化擴張，成為推動開放架構(gòu)在各垂直領(lǐng)域落地的關(guān)鍵基礎(chǔ)設(shè)施。

本文僅代表作者觀點，版權(quán)歸原創(chuàng)者所有，如需轉(zhuǎn)載請在文中注明來源及作者名字。

免責(zé)聲明：本文系轉(zhuǎn)載編輯文章，僅作分享之用。如分享內(nèi)容、圖片侵犯到您的版權(quán)或非授權(quán)發(fā)布，請及時與我們聯(lián)系進行審核處理或刪除，您可以發(fā)送材料至郵箱：service@tojoy.com