三維集成是后摩爾時(shí)代的重要技術(shù)路線，它可以通過(guò)垂直方向堆疊多個(gè)單獨(dú)芯片或功能層的設(shè)備系統(tǒng)，實(shí)現(xiàn)邏輯、存儲(chǔ)和傳感功能的垂直集成和協(xié)調(diào)。當(dāng)前商業(yè)三維集成主要是通過(guò)封裝技術(shù)將多芯片或多芯粒垂直堆疊和連接起來(lái)。單芯三維集成就是直接在同一芯片內(nèi)部垂直集成多個(gè)裝置層。通過(guò)直接在另一個(gè)裝置層上制備每個(gè)裝置層，可以進(jìn)一步提高芯片的互聯(lián)密度和性能。然而，硅基單芯片的三維集成面臨著嚴(yán)重的熱預(yù)算問(wèn)題，其上層硅溝的制備過(guò)程會(huì)導(dǎo)致下層硅器件的混合擴(kuò)散和性能下降，從而限制三維集成的發(fā)展。

對(duì)此，湖南大學(xué)物理與微電子科學(xué)學(xué)院劉淵教授團(tuán)隊(duì)報(bào)道了范德華單芯片低溫三維集成技術(shù)。該工藝中，源/漏/柵電極、層內(nèi)互連金屬、高層κ網(wǎng)格介電，低κ電路功能層，如固層介電層和固層垂直埋孔，首先預(yù)制在犧牲晶圓上，然后在120上。 °范德華在低溫下集成到半導(dǎo)體晶圓上。團(tuán)隊(duì)完成了10層全范德華單芯片3D系統(tǒng)，通過(guò)逐級(jí)集成范德華預(yù)制備電路層和半導(dǎo)體層。與此同時(shí)，團(tuán)隊(duì)發(fā)現(xiàn)范德華集成工藝不會(huì)影響底部硫化鉬晶體管的電學(xué)性能，可以保證晶體管的本質(zhì)性能。通過(guò)對(duì)不同功能的電路層進(jìn)行進(jìn)一步整合，團(tuán)隊(duì)完成了三維異質(zhì)集成與協(xié)調(diào)的邏輯、傳感與存儲(chǔ)互聯(lián)。這項(xiàng)研究為單芯片三維集成系統(tǒng)提供了一條低能路徑。

五月二十二日，這項(xiàng)研究結(jié)果是“Monolithic three-dimensional tier-by-tier integration via van der Waals lamination“問(wèn)題在網(wǎng)上發(fā)表在《自然》雜志上，湖南大學(xué)分別來(lái)自物電院、化工院、半導(dǎo)體學(xué)校，是獨(dú)立完成單位。陸冬林博士是物電院的第一作者，劉淵教授是唯一的通訊作者。這項(xiàng)工作得到了國(guó)家自然科學(xué)基金、國(guó)家重點(diǎn)研發(fā)計(jì)劃等項(xiàng)目的資助。

論文鏈接：https://www.nature.com/articles/s41586-024-07406-z

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